5 月 25 日，華為芯片業務負責東談主何庭波在 IEEE 海外電路與系統研討會上負責發布 ?τ（t ā o）定律，建議以"時辰縮微"替代"幾何縮微"，精真金不怕火來說，即是芯片競賽從此不看誰"作念得小"，而看誰讓信號"跑得快"。

音問照舊發布，就在網上"炸"開，相干多個詞條登上熱搜，引起網友熱議。

有東談主說，韜定律是華為在先進制程嚴重受限、后摩爾期間"摩爾定律"經濟邊緣效應馬上遞減的布景下，作念出的一個煥然一新的工程表面更正。那么，τ? 定律到底是什么呢？它和摩爾定律有什么關系？對咱們的生計又有什么意旨呢？

圖源：某酬酢平臺

韜定律是什么，

和摩爾定律到底有什么關系？

要想了解 ?τ? 定律，那一定離不開摩爾定律，一句話來轉頭兩者的區別即是：管轄半導體行業 60 多年的摩爾定律，追求的是晶體管尺寸越小越好，也叫"幾何微縮"。韜定律追求的是，信號傳播越快越好，也叫"時辰縮微"。

這也即是何庭波在研討會上所建議的，以"時辰縮微"替代"幾何縮微"。

5 月 25 日，何庭波在 2026 海外電路與系統研討會上 / 新華社發

τ，讀作 / ? ta ?，對許多東談主來說，它很目生。在電路表面中，它代表著時辰常數，等于電阻乘以電容，單元是秒，默示著一個信號在電路中踏實下來所需要的時辰，它意味著延長與恭候，那些體感難以察覺卻實在存在的時辰。

在芯片工業曩昔幾十年的敘事中，臆測當先的花樣一直是空間。芯片行業始終用納米標注芯片的時間世代節點，90nm、65nm、45nm、22nm、7nm、3nm，數字越小，芯片越快，時間也就越當先。因此，許多東談主會認為" 3nm ? 制程芯片"代表著芯片中某個要道元件大約結構的尺寸即是 3nm。

早年間如實如斯。在摩爾定律剛被建議時，這種貫穿基本誕生，行業以芯片晶體管柵極的物理長度來描寫半導體的時間制程。這是當年長入各泰半導體制造商的圭表化要領。一則茍簡定名，二則建筑一套行業評價體系。柵極越短，開關速率越快，雷同面積塞的晶體管越多，芯片越先進。

但從 1997 年起，這個對應關系就啟動不太準確了。

一啟動是低報，Intel 公司的 250nm ? 芯片本色的柵極長度是 200nm，而到了 2011 年，生意家具的晶體管從平面結構形成了立體的 FinFET 結構，維度上的變化導致了柵極長度這個意見本來就不再適用。

事實上，22nm ? 制程芯片本色的晶體管柵極長度是 26nm，10nm ? 節點是 18nm，聲稱的數字真實只須本色的一半，廠商們啟動使用"等效工藝"來標示制程，此后的節點稱號更是跟芯片上任何可測量的物理尺寸都莫得任何相干，透頂脫鉤。

今天，關于 10nm ? 以及更先進的芯片制程來說，以" nm "為標注的芯片制程事實上其實更接近于一個性能評估。臺積電的 3nm 和三星的 3nm，從架構就不一樣，背后的本色尺寸也全都不同，但都叫 3nm。3nm 并不是任何東西的長度，僅僅一個名字。

這個韜定律，到底"牛"在哪？

既然在減弱這條路上走欠亨，要是咱們需要芯片上容納更多的晶體管，那么為什么不可作念更大的芯片？謎底是：不錯，然則也不太不錯。

首先是制造芯片的光刻機存在著物理極限。第二個問題是良品率。在制造進程中，晶圓的名義不可能完滿無瑕，業界用"劣勢密度"來臆測污點的比例。因而在劣勢密度固定的情況下，裸單方面積越大，際遇劣勢的概率就越高，良品率也就越低。

光刻機。圖庫版權圖片，轉載使用可能激勵版權糾紛

于是行業啟動想辦法繞路。

一種念念路是平面拼接，既然大芯片的良品率低，那么就用幾顆小芯片拼接到一皆，行業術語叫作念 chiplet。但平面拼接有一個自然的劣勢，芯片的策動才氣和面積成正比，但拼接時許多要道通談：內存帶寬，里面諂媚，供電等，都只可從芯片邊緣出入，類似和邊長成正比，故而用平面拼接時，開云世界杯官網 - 世界杯(中國)芯片越大，策動才氣和信號通信才氣之間的剪刀差越大。這是一個由物理拓撲決定的問題，跟制程先不先進無關。

這就引出了另一種念念路，立體重疊。AMD 的 3D V-Cache 在 CPU 芯片上方很是疊了一層 SRAM 緩存，以此來擴張 L3 緩存。Intel 的 Foveros 將不同功能的芯片潦倒堆疊，策動中樞用先進制程，I/O 用老到制程，各取長處。而臺積電的 SoIC 則提供了晶圓級的 3D 重疊才氣。這些決議固然如實繞過了光罩極限和良率墻，也能一定進程上減弱通信剪刀差。但它們疊的都是功能各自零丁的模塊，一顆芯片上頭摞另一顆芯片，大約一塊緩存，各層芯片里面仍然是傳統的遐想。?

以上所述，都是在先進工藝基礎上各大廠商們所瀕臨的清貧與選拔。

那么要是連先進制程自身都作念不到呢？制程工藝受光刻機終結暫時無法摧殘，手機芯片又無法經受多芯并行處理，極為測驗中樞芯片才氣，那么在這種窘境下，如何制造下一代芯片？華為瀕臨的，即是這么的窘境。

華為猜想的辦法叫作念邏輯折疊（LogicFolding），而相沿它的表面框架，回到了濫觴提到的阿誰 τ ，時辰參數。

數字電路中不錯和毛糙分出兩種單元：一種是由邏輯門組成的集聚，負責完成運算；一種是觸發器大約寄存器，負責存儲現象。

在一個時鐘周期內，信號從一組寄存器觸發，通過一串邏輯門集聚完成運算，并鄙人一個時鐘脈沖到來之前，抵達下一組寄存器。在通盤這些進程旅途中，延長最長的那一條叫作念要路線徑，芯片頻率的上限取決于信號走完這條旅途的時辰。

要路線徑里的時辰支撥主要開首于邏輯門的互聯，傳統芯片會將通盤邏輯門鋪在褪色個平面上，導線在上方的金屬層里橫向布線。而導線越長，要路線徑的延長也就越長。

邏輯折疊的念念路是將要路線徑上的邏輯門分散在潦倒兩層上，然后縱向諂媚，這么正本需要在平面繞路的導線只剩潦倒一小段垂直諂媚，這么信號傳輸快了，褪色個制程下芯片的頻率就能上去。巨匠不錯貫穿成以前的立體堆疊都是芯片自身在堆疊，分開仍然是完整的芯片，而邏輯折疊想要的潦倒兩層芯片其實是一個連氣兒的合座，不可區別。

這么，華為就能通過鐫汰延長時辰，來達到同更先進工藝等效的芯片工藝制程。但華為的貪念還不啻于此，邏輯折疊科罰的是芯片里面導線的延長問題，但延長并不單存在于一顆芯片里面。從晶體管開關的皮秒，到芯片探望內存的納秒，到數據在職業器之間傳輸的微秒，每一個層級都有我方的時辰瓶頸。?

微芯良晌間。圖庫版權圖片，轉載使用可能激勵版權糾紛

τ 定律，想作念的即是把通盤這些層級的延長長入到褪色個研究下：特征時辰常數 τ。?

既然時辰才是實在的瓶頸，芯片的工藝當先僅僅壓縮時辰的妙技之一，那么就以時辰為優化宗旨，將時辰手腳長入的度量衡，臆測合座的時辰延長，在每一層想辦法去壓縮它。在傳統以"納米"為臆測的工業圭表外，洞開一個新的維度，也給業界看到一個新的可能。

遍及東談主什么時候不錯用上

經受韜定律的芯片？

嚴格來說，τ 定律當今尚不及以成為"定律"。

摩爾定律是 Gordon Moore 在 1965 年所作出的預言，此后行業用了多年的數據去考證，方才在 1975 年由 Carver Mead 定名成為定律。而 ?τ 定律當今來說，更像是一個帶有明確宗旨的芯片工業要領論大約提案號令。能否從華為一家的時間路線圖成為行業招供的圭表，還需要時辰來考證和回答。

而華為我方也在論文中列出了一些清貧和挑戰，現存的 EDA 器具是為平面遐想開墾的，不相沿跨層聚攏遐想優化，而不同硅片之間的工藝偏差雄壯于褪色晶圓里面，對良品率和時序都組成挑戰，每一個用于芯片層級之間通信的羼雜鍵和硅通孔自身也有 RC 支撥，必須逐層解釋折疊的收益。而經受邏輯折疊遐想念念路的 Kirin 2026 芯片尚且只在要路線徑上局部折疊，遠沒鋪開到通盤遐想。

挑戰與機遇老是并行，新的標的能否班師前行，謎底不在論文里，在改日的芯片里。好在無謂等太久，2026 年秋，等效 2nm 制程的 Kirin 2026 芯片就會上市。第一個謎底，很快就來。

籌謀制作

作者丨 antares ? 策動機圖形學碩士、游戲行業從業者、科普作者

審核丨姬揚 浙江大學物理學院造就

? ? ? ? ? 孫明軒 上海工程時間大學造就 中國科普作者協會會員

籌謀丨張一諾

責編丨張一諾

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